纯verilog构建异步fifo，附带仿真脚本。读写端口各有一组时钟、读写使能、读写端口、满空指示、fifo使用量。源码结构清晰，注释完备，易于理解。

3 independent modules for FPGA: UART receiver, UART transmitter, UART interactive debugger. 3个独立模块：UART接收器、UART发送器、UART交互式调试器。

MIPI CSI -> USB, FPGA

完整项目，UVC摄像头，IMX219(索尼) ->（MIPI）进入FPGA ->FX3(USB PHY)出去，实现整个数据流

8b10b verilog

https://github.com/ymz000/Kintex-7-xc7k325-pcb 开源Xilinx Kintex-7 XC7K325T IO功能验证板项目 分为核心板和供电板