soc_reeg_gen脚本主要实现基于寄存器表单生成verilog代码的功能。
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从零开始riscv的编程之旅！
用状态机实现对序列8'b1011_0111的检测，当检测到这个序列时，输出detect_flag置高，表示检测成功。
最近一年贡献：16 次
最长连续贡献：4 日
最近连续贡献：1 日
贡献度的统计数据包括代码提交、创建任务 / Pull Request、合并 Pull Request，其中代码提交的次数需本地配置的 git 邮箱是 Gitee 帐号已确认绑定的才会被统计。