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zdevt/1bitSDR

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Alberto Garlassi 提交于 2020-04-06 05:31 +08:00 . RX OK
FREQUENCY NET "osc_clk" 88.670000 MHz ;
RVL_ALIAS "osc_clk" "ncoGen/clk";
RVL_ALIAS "osc_clk" "Mixer1/clk";
RVL_ALIAS "osc_clk" "Mixer1/clk";
RVL_ALIAS "osc_clk" "Mixer1/clk";
RVL_ALIAS "osc_clk" "Mixer1/clk";
RVL_ALIAS "CIC_out_clkCos" "CIC2Cos/d_clk";
RVL_ALIAS "CIC1_out_clkCos" "CIC1_out_clkCos";
RVL_ALIAS "CIC1_out_clkSin" "CIC1_out_clkSin";
RVL_ALIAS "osc_clk" "osc_clk";
RVL_ALIAS "osc_clk" "osc_clk";
BLOCK RESETPATHS ;
BLOCK ASYNCPATHS ;
CLOCK_TO_OUT ALLPORTS 20.000000 ns CLKNET "osc_clk" ;
BLOCK JTAGPATHS ;
OUTPUT PORT "DiffOut" LOAD 0.000000 pF ;
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https://gitee.com/zdevt/1bitSDR.git
git@gitee.com:zdevt/1bitSDR.git
zdevt
1bitSDR
1bitSDR
master

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