Tinyriscv简单易读，原作者文档优秀，这里将tinyriscv移植到基于国产FPGA(安陆EG4S20)的开发板荔枝唐上。此编译链将整合RISCV编译链，x86 TCC编译器（win侧工具开发），iverilog仿真环境，等等。 后续增加vexriscv，及SpinalHDL相应环境。
Tools scripts for auto-building openEuler SRPMs for RISC-V
玉衡是一款从零开始写的 RISC-V 内核的处理器，基于 Verilog 硬件设计语言实现，五级流水线设计，支持 RV32IMFD 指令集，支持中断，支持 RT-Thread Nano 3.1.5
