毕业后，自学微机原理相关内容，设计了基于RISCV指令集的一个五级流水线结构的CPU。由于是初次设计这样大规模的工程的缘故，加上又需要赶紧拿出阶段性成果的缘故，本设计暂时还未能实现状态寄存器和中断跳转的控制系统模块。

Simple Risc-V32I CPU

Verilog HDL基础学习。主要成果：https://gitee.com/lceda/quartus/blob/master/dac_test/lissajous/

简单进行一次DDR3（MT41J128M16 --125）的写通道的测试

2023-2024同济大学数字逻辑大作业，基于FPGA开发板、VGA显示器、PS/2协议鼠标实现的推箱子小游戏

Verilog codes to implment ALU into FPGA board

bit by bit 的RISCV 软核serv的使用，提供wishbone选择器自动生成的脚本模块

verilog基本存储模块

基于psm的设计，使用汇编完成一些功能

这是一个 kcpsm6 的复刻版，与官方的版本相比，这是一个使用完全verilog描述的，没有使用到任何FPGA的IP核，这意味着他可以在任何FPGA上运行，而不需要任何FPGA的IP核。此外这个版本删除了HWBUILD sX的支持，其他的功能都和官方的版本一样。

Homework of Fudan Programmable Logic Device and HDL Courses

以下是该项目的基本介绍，项目基于西电微电子学院研究生课程《计算机组成与架构 (X1MI9030)》的期末大作业：  该项目是一个基于16位宽的MIPS指令集架构的LC_3处理器设计，该处理器是一个多周期结构设计（后期会优化为五级流水线设计）

针对HDLBits的解题代码库（正在建设......）

使用Verilog 通过串口接收激光测距模块数据，按键改变数码管显示内容